这个晶振布线一看不怎么好。 能工作吗? 需要重画吗?
晶振略微远了点,不过也有道理。 晶振要是靠近芯片会影响到天线接收端。
我觉得问题不大。
问题不大,可以工作 非要优化的话,下面的电容水平翻转,让三个GND焊盘以尽量短的线连接
可以工作! 优化: 1.底层要有完整的GND层 2.晶振不要靠近边缘 另外看到你那个ANT的网络,如果是天线,要死,真难受
晶体靠近IC放,走线尽量短,周围一圈地孔隔离,高频高速线等电源避开晶体
问题不大, 晶体下走的不是高速信号就没问题。
说问题不大的有深研去做技术吗?尊重技术,细节决定成败,难怪伪专家越来越多。 晶体电路布局需要优先考虑,布局时应与芯片在同一层并尽量靠近放置以避免打过孔,晶体走线尽可能的短,远离干扰源,尽量远离板边缘。 |晶体以及时钟信号需要全程包地处理,包地线每隔200mil至少添加一个GND过孔,并且必须保证邻层的地参考面完整。 |晶体电路布局时如果与芯片不同层放置,晶体走线及必须全程包地处理,避免被干扰。
晶体全包地处理不是绝对的,不是所有情况都是包地好,得排除时钟与地线过近导致的干扰
这么多技术大牛
硬件设计其实都是在做取舍,两害相权取其轻。设计规则是死的,设计不可能满足所有的规则,工程师水平的高低就体现在总是能选对危害最小的那条路。
硬件设计是有基本规范以及优先级原则的,晶体作为敏感器件,不管是哪家公司都有对应的规范,高通、MTK、展讯、RK、全志、海思等平台都有基本的规范,再回到楼主的这个问题,根据截图这个晶体是有空间调整优化至更好的状态,硬件设计难的是根据实际情况做取舍,设计上追求极致的过程是要来回折腾,比较痛苦,但是实现了就很有价值,‘极致设计一定痛苦,但实现一定很酷’
这么多硬件大神,有没有需要帮忙拉线的?
@mike1 工作内容是给芯片用户提供技术支持?